Memory Wall을 이기는 기술, HMC

1.
제목의 HMC는 HMC증권의 HMC가 아닙니다.(^^)
우연히 글을 읽다가 놀랄만한 기사를 보았습니다. Hybrid Memory Cube기술입니다.

Here Comes the Cube!! Super memory

자료를 더듬어 2011년 이런 기사가 있었습니다.

최근 마이크론사는 Hybrid Memory Cube (mixed memory cube, hereinafter referred to as HMC) 기술을 개발하였고, 이는 메모리 분야의 돌파구이며 싱글 HMC 메모리 칩은 DDR3 메모리 칩의 20배 성능이 있을 것이라 소개하고 있다.HMC 기술은 스택 패키지 기술로써, TSV(Through-Silicon Via) 인터커넥션 기술을 사용하여 다단계 논리회로 DRAM – 로직 레이어 상단에 메모리를 쌓아 패키지화 함으로써, On-Chip 컨트롤러(로직 레이어가 CPU 고대역을 커넥션하는 메모리 컨트롤러로써의 역할을 함)는 성능 향상의 키가 된다고 한다.

마이크론사 VP Brian M. Shirley의 말에 따르면, 지금의 시스템 메모리는 CPU 프로세싱과 메모리 칩간 데이터 랙을 일으키는 병목요인 중 하나(Memory Wall)이므로 HMC 기술은 컴퓨터 시스템 메모리 버스 대역폭의 병목현상을 타개할 것이라 한다.그들이 주장하는 바에 따르면 HMC 기술 도입으로 20배 향상된 DDR3 메모리 성능은 물론, 전력 절감과 DRAM 메모리 칩의 부피도 작아질 것이라 한다.

2.
CPU Cache를 잘 이용하는 기술을 소개했습니다. HDD나 SSD가 아닌 메인메모리에 트랜잭션 데이타를 저장하는 매매시스템의 경우 Main Memory의 성능도 무척이나 중요합니다. 그런데 CPU와 Main Memory사이의 대역폭이 좁아서 CPU의 성능을 Main Memory가 쫓아가지 못합니다. 이런 문제를 해결하고자 한 기술이 HMC입니다. 2011년에서 17개월이 흐른 2013년 HMC Standard 1.0을 발표하고 초기제품이 나왔다고 합니다. 이를 보도한 기사입니다.

기존의 메모리와 HMC 가 가진 가장 큰 차이점은 여러 층의 DRAM 을 로직 레이어에 적층한다는 점입니다. 이는 1 층 단독 주택과 고층 아파트를 비교하면 이해가 쉬운데 아파트가 단순히 좁은 면적에 많은 주택을 제공하는 것과는 달리 HMC 는 더 빠른 속도까지 제공할 수 있습니다. 즉 HMC 의 제일 아래층에 위치한 로직 레이어가 각 층의 DRAM 과 TSV (through silicon via) 방식으로 연결되어 메모리 대역폭을 늘려 최대 1 Tb/s 이상의 메모리 대역폭을 확보할 수 있다는 것입니다. 맨 아래층에 있는 로직 레이어는 프로세서와 고속으로 연결되어 데이터를 주고 받을 수 있습니다. 새롭게 제정된 HMC 1.0 규격에 의하면 4 link 및 8 link 두가지 방식으로 링크당 10 Gb/s, 12.5 Gb/s, 15 Gb/s 속도를 제공하며 4 link 의 경우 최대 240 GB/s, 8 link 의 경우 최대 320 GB/s 라는 엄청난 대역폭을 제공할 수 있습니다. HMCC 에 의하면 차기 규격에서는 데이터 링크 속도가 지금의 거의 두배인 15 – 28 Gbps 에 달해서 최대 전송 속도 역시 그 정도 빨라질 것으로 보입니다. HMC 1.0 규격 만으로도 현재 존재하는 DDR3 1600 MHz 듀얼 채널 메모리 대비 최대 12 배, 쿼드 채널의 경우 6 배의 대역폭을 지니기 때문에 메모리 병목 현상으로 큰 여러움을 겪고 있는 CPU 는 물론 GPU 에 숨통을 열어줄 것으로 생각하고 있습니다. 여기에 HMCC 에 의하면 이 새로운 HMC 가 DDR3 메모리 대비 bit 당 에너지 소비 70% 감소와 RDIMMS 대비 차지하는 공간을 90% 까지 감소시켜 저전력, 소형화에 대단히 유리할 것이라고 합니다.

사실 HMC 는 새로운 미세공정을 필요로 하지는 않지만 글로벌 파운드리는 20 nm 공정에서 TSV 를 실연해서 곧 20 nm 나 그 이하 미세 공정에서 HMC 의 적용이 가능해 질 것으로 생각됩니다. 그렇게 되면 속도는 물론 메모리 밀도도 매우 높아질 것으로 기대됩니다.
규격이 결정된 차세대 고속 메모리 HMC중에서

지금 발표한 표준 1.0은 아래입니다. 혹 관심이 있는 분은 읽어보시길 바랍니다. 저는 읽어도 이해하지 못하므로 있다는 사실만 기억하겠습니다.(^^)

HMC Specification 1.0

3.
HMC가 밝힌 특징을 보면 메모리 다이를 TSV(through-silicon-via)로 묶어 쌓아올린것에 고속의 논리 처리 기술을 조합한 것이라고 밝히고 있습니다. 이와 같은 기술이 가능한 이유는 Chip stacking, 3D wafer-level chip packaging 기술때문이라고 합니다. 이미 스마트폰 CPU에 적용한 기술을 CPU와 GPU로 확장할 것으로 예상하고 있습니다.

The more advanced method of chip stacking uses through-silicon-vias (TSVs). With TSV, vertical copper channels are built into each memory die, so that when can be stacked on top of each other (pictured right). Unlike package-on-package, which sees two complete chips placed on top of each other, dies connected with TSV are all inside the same chip. This means the wires between the dies are as short as they can possibly be, and because each die is very thin, the complete package is only fractionally taller than normal. In theory, any number of dies can be connected this way, with heat generation and dissipation being the only real limitations. For now, it seems like the HMC 1.0 spec allows for up to eight dies, with a max addressable capacity of 8GB. There’s no reason you couldn’t multiple HMCs connected to a CPU or GPU, though, if you’re looking for more than 8GB of RAM.
The future of computers: 3D chip stacking중에서

3차원 마이크로시스템 패키징 (3-Dimensional Microsystem Packaging) 을 보면 자세히 설명하고 있습니다.

Bus와 Cube의 차이가 무척이나 큽니다. 소프트웨어가 한걸음 갈 때 하드웨어는 몇 걸음씩 앞으로 나아가고 있네요. 하드웨어의 혁신이 항상 소프트웨어의 혁신을 앞지릅니다.

빨리 제품이 나왔으면 합니다.